Über die Auswahlmatrix der “Selector”-Karte werden rückwärtig angeschlossenen Timingsignal auf das jeweilige frontseitige Modul geroutet: Die acht vom Modul angesteuerten Trafos können dann beliebig ind die gewählten Timingzonen “eingehängt” werden. Jeweils vier dieser Klemm- und Rahmenpulse werden zur DAQ-Erfassung ebenfalls auf die Netzwerkbuchsen ihren differentiellen Kanälen gestellt. Der Unterschied zu den zuvor getesten analogen Trafosignalen (L4 ☛), die wirklich jeden Wert in den erlaubten +/- 1V-Grenzen einnehmen können ist, dass die eingehenden Signale nicht differentiell, sondern GND-bezogen single ended einlaufen und eigentlich nur digitale Zustände “Puls da/nicht da” haben!.

Das Flachbandkabel für den Klemmpuls ist für Modul1 korrekt, ausser am Kanal 4, wo es keinen Durchgang gibt! Für die Prüfung der Klemmpulssignale hier die Klemmpulskette:

	1.		2.		3.		4.		5.		6.		7.		8.		9.		10.
Zweig4) zum Trafo :	von hinten	>	vor 50Ω-Abschluss	>	am Selektor gewählt	>	VOR 1V-Teilung	>	Eingang Buffer	>	invertiert	>	abgekoppelt	>	ex.Timg. frei synth.	>	ab Pegelwandler		Zum Trafo
Check:	✔		✔		✔		✔		——————→		✔		✔		✔		K1-4✔ K5-8 ✘		K1-4✔ K5-8 ✘
Wo?	SubDback Plan ☛		BackExtend Plan ☛		SelektorVG-c Plan ☛		MDR-IO-V2 Blatt3 ☛		MDR-IO-V2 Blatt3 ☛		MDR-IO-V2 Blatt2☛		MDR-IO-V2 Blatt2☛		MDR-IO-V2 Blatt2☛		MDR-IO-V2 Blatt1		SubDback SubDback
Name:	Kl[1..8]		Kp[1..8]		Kp-[a..h]		Kp-[a..h] / Kp[1-8]		——————→		namenlos		Kabg.[1..8]		Klf[1..8]		Kl[1..8]		Kl[1..8]
Pegel:	5V-TTL>50Ω		5V-TTL>50Ω		5V-TTL>25kΩ		5V-TTL>25kΩ		——————→		5V		5V ##############		5V ##############		12-15V CMOS		12-15V CMOS
Zweig zur DAQ					↓				Eingang Buffer	>	Differentiell@50Ω	>	zur DAQ
Wo?					↓				MDR-IO-V2		MDR-IO-V2		MDR-IO-V2
Name:					↓				K[1..4]5)		AB+/AB-		NW+/NW-
Pegel:					↓		##############		1V6)	✔	+/- 1V	✔	+/- 1V	✔
Zweig zum Display					zum DisplayContr.
Wo?					DisplayContr-V2
Name:					Kp[1..8] / Klt[1..8]
Pegel:					5V ##############				##############

Ein 50 Ω-getriebenes TTL-Signal wird auf der BackExtend-Karte abgeschlossen, hier über den Selektor auf die ersten vier Trafos verteilt und Differentiell +/-1V an den Netzwerkausgang zur DAQ gestellt:

_Ch1_ - _Ch2_ = 5V TTL@50Ω _Ch3_ = Signal+ vom Bufferausgang zur DAQ _Ch4_ = Signal- vom Bufferausgang zur DAQ
Eingang 5V (TTL) single ended@50Ω [ 0V/+5V]

Hier werden die invertierten Klemmpulse erfasst. Dazu wird das Bit “Kl-no” am Pfostenbinder zum Displayboard mit 5V ab VG-Pin1b beschickt! Dieses Bit wird gewöhnlich von der DAQ gesetzt, die hier noch nicht angeschlossen ist.

✘	✘	✘	Wo kommt dieses CMOS High her?

Hier sind zwei Dinge sichtbar: Die Schaltung erzeugt für die Trafos 1-4, 8 die für den Klemmpuls benötigte Inversion des extern vorgegebenen positiven Signales. Weiter sind die für die Trafos nötigen CMOS-Pegel von 12-15 V erzielt. Der Pegelwandler für K4-7 ist nicht vorhanden!
Die relevante Logikgatter sind U49>U34>U51 auf der Variante U/L im rechten unteren Platineneck, daher keine Ausgangs CMOS-Pegel!

########################################################################################	Sollten die Pegelwandler für die Kanäle K5-8 auf beiden Karten, also links und rechts, bzw. oben und unten bestückt werden können zueinander inverse Signale auf die gleiche Ausgangsleitung geschickt werden! Das kann die Wandler zerstören!
	So hätte es sein sollen! Drähtchenkorrektur?
	Klemmlogik für zweite Gruppe Trafos STATT auf Links/Unten nun Rechts/Oben bestücken!?

Eine Lösung: Doppelbestückung, aber Kappen der Beinchen 2,4,6, 10!

☚ MAPS-21-Überblick ★