Table of Contents
☚ Messungen ★
Labormessung "L11"-M#3-Timing
| Das Modul aus den drei MDR-IO-Platinen wird zunächst ohne Display getestet! |
Klemm- und Rahmenpuls an MDR-IO-V2-Var.1/2
Über die Auswahlmatrix der “Selector”-Karte werden rückwärtig angeschlossenen Timingsignal auf das jeweilige frontseitige Modul geroutet: Die acht vom Modul angesteuerten Trafos können dann beliebig in die gewählten Timingzonen “eingehängt” werden. Jeweils vier dieser Klemm- und Rahmenpulse werden zur DAQ-Erfassung ebenfalls auf die Netzwerkbuchsen ihren differentiellen Kanälen gestellt. Der Unterschied zu den zuvor getesten analogen Trafosignalen (L4 ☛), die wirklich jeden Wert in den erlaubten +/- 1V-Grenzen einnehmen können ist, dass die eingehenden Signale nicht differentiell, sondern GND-bezogen single ended einlaufen und eigentlich nur digitale Zustände “Puls da/nicht da” haben!.
Rahmenpulse K1-4
| 1. | 2. | 3. | 4. | 5. | 6. | 7. | |||||||
|---|---|---|---|---|---|---|---|---|---|---|---|---|---|
| Zweig1) zum Trafo: | von hinten | > | vor 50Ω-Abschluss | > | am Selektor gewählt | > | VOR 1V-Teilung | > | Eingang Buffer | > | Differentiell@50Ω | > | zur DAQ |
| Check: | ✔ | ✔ | 1:1 per Jumper an J8 statt Selektor | ✔ | ✔ | ✔ | ✔ | ||||||
| Wo? | SubDback Plan ☛ | BackExtend Plan ☛ | SelektorVG-c Plan ☛ | MDR-IO-V2 Blatt3 ☛ | MDR-IO-V2 Blatt3 ☛ | MDR-IO-V2 Blatt3 ☛ | MDR-IO-V2 Blatt3 ☛ |
||||||
| Name: | Rp[1..4] ✔ Rp[5..8]?2) | Rp[1..4] ✔ Rp[5..8] ? | Rp-[a..h] | Rp-[a..h] / Rp[1-8] | R[1..4]3) | AB+/AB- | NW+/NW- | ||||||
| Pegel: | 5V-TTL>50Ω | 5V-TTL>50Ω | 5V-TTL>25kΩ ############## | 5V-TTL>25kΩ ############## | 1V4) ############## | +/- 1V | +/- 1V ############## |
||||||
Messungen Rahmenpuls
 5V@50Ω | _Ch1_ = 5V TTL@50Ω Single Ended In _Ch2_ - _Ch3_ = Signal+ vom Bufferausgang zur DAQ _Ch4_ = Signal- vom Bufferausgang zur DAQ _Ch4_ = +/- Differenzsignal  |
|
| Eingang 5V (TTL) single ended@50Ω [ 0V/+5V] | Kommentar | |
|---|---|---|
 ############################################################ | OK  |  |
 | OK | Hinweis: Alle acht Rahmenpulseingänge können auch jeweils einem Trafo zugewiesen werden, es stehen aber nur vier Kanäle zur Aufzeichnung durch die DAQ zur Verfügung. Das sind die ersten vier Eingänge! |
 | OK | Aber: insgesamt stehen im Crate drei Module zur Verfügung, sodass in Summe je 12 Timingsignale zur Aufzeichnung durch die DAQ bereit stehen! |
 | OK | |
Klemmpulse zur DAQ K1-4 UND zum Trafo K1-8
Das Flachbandkabel für den Klemmpuls ist für Modul1 korrekt. Der Fehler KL4 im Schaltplan wurde mit Dätchen eliminiert! keinen Durchgang gibt! Für die Prüfung der Klemmpulssignale hier die Klemmpulskette:
| 1. | 2. | 3. | 4. | 5. | 6. | 7. | 8. | 9. | 10. | ||||||||||
|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|
| Zweig5) zum Trafo : | von hinten | > | vor 50Ω-Abschluss | > | am Selektor gewählt | > | VOR 1V-Teilung | > | Eingang Buffer | > | invertiert | > | abgekoppelt | > | ex.Timg. frei synth. | > | ab Pegelwandler | Zum Trafo ✔ | |
| Check: | ✔ | 1:1 per Jumper an J9 statt Selektor | ✘ | ✔ | ——————→ | K1-4 ✔ K5-8 | K1-4 K5-8 |
||||||||||||
| Wo? | SubDback Plan ☛ | BackExtend Plan ☛ | SelektorVG-c Plan ☛ | MDR-IO-V2 Blatt3 ☛ | MDR-IO-V2 Blatt3 ☛ | MDR-IO-V2 Blatt2☛ | MDR-IO-V2 Blatt2☛ | MDR-IO-V2 Blatt2☛ | MDR-IO-V2 Blatt1 | SubDback SubDback |
|||||||||
| Name: | Kl[1..8] | Kp[1..8] | Kp-[a..h] | Kp-[a..h] / Kp[1-8] | ——————→ | namenlos | Kabg.[1..8] | Klf[1..8] | Kl[1..8] | Kl[1..8] | |||||||||
| Pegel: | 5V-TTL>50Ω | 5V-TTL>50Ω | 5V-TTL>25kΩ | 5V-TTL>25kΩ |  | ——————→ | 5V | 5V ############## | 5V ############## | 12-15V CMOS | 12-15V CMOS |
||||||||
| Zweig zur DAQ | ↓ | Eingang Buffer | > | Differentiell@50Ω | > | zur DAQ | |||||||||||||
| Wo? | ↓ | MDR-IO-V2 | MDR-IO-V2 | MDR-IO-V2 | |||||||||||||||
| Name: | ↓ | K[1..4]6) | AB+/AB- | NW+/NW- | |||||||||||||||
| Pegel: | ↓ | ############## | 1V7) | ✔ | +/- 1V | ✔ | +/- 1V | ✔ | |||||||||||
| Zweig zum Display | zum DisplayContr. | Pins J3-p | |||||||||||||||||
| Wo? | DisplayContr-V2 | ||||||||||||||||||
| Name: | Kp[1..8] / Klt[1..8] | ||||||||||||||||||
| Pegel: | 5V ############## | ############## |
Messung Klemmpulse
Hier werden die invertierten Klemmpulse erfasst. Dazu wird das Bit “Kl-no” am Pfostenbinder zum Displayboard mit 5V ab VG-Pin1b beschickt! Dieses Bit wird gewöhnlich von der DAQ gesetzt, die hier noch nicht angeschlossen ist.
| _Ch1_ = 5V TTL@50Ω für K1-8 _Ch2_ = CMOS Klemmpuls out an Sub-D Rückfront Pin3 _Ch3_ = Abgang Klemmpuls+ an DAQ (RJ45-K1-4) _Ch4_ = Abgang Klemmpuls- an DAQ (RJ45-K1-4) |
|||
| K1 | K2 | K3 | K4 |
|---|---|---|---|
 | |  |  |
| K5 | K6 | K7 | K8 |
 |  |  |  |
Hinweis: Die relevante Logikgatter sind U49>U34>U51 auf der MDR-IO-V2 Variante U/L im rechten unteren Platineneck zu bestücken!
Eingangsklemmpuls (1) sowie Zwischensignale (2)+ (3) für die Wandlung treten auf beiden Varianten oben und oben auf. Modebits Mode[1..3] und Takt bzw. /Takt werden über J16 zwischen beiden Varianten geteilt. Das Ausgagssignal (4) muss aber an die Pegelwandler geführt werden. Diese sind für K1-4 unten und für K5-8 oben. Daher muss die Zwischenlogik auch entsprechend plaziert werden!
Klemmlogik für zweite Gruppe Trafos U49 > U34 > U51: | Klemmlogik für zweite Gruppe Trafos STATT auf Karte “MDR-IO-V2” Links/Unten nun Karte Rechts/Oben bestücken! |