☚ [[projects:maps21:mess:mess#trafoanlagosignal | Messungen ]] ★ ====== Labormessung "L5" ====== ===== Klemm- und Rahmenpuls an MDR-IO-V2-Var.1/2 ===== Über die Auswahlmatrix der "Selector"-Karte werden rückwärtig angeschlossenen Timingsignal auf das jeweilige frontseitige Modul geroutet: Die acht vom Modul angesteuerten Trafos können dann beliebig in die gewählten Timingzonen "eingehängt" werden. Jeweils vier dieser Klemm- und Rahmenpulse werden zur DAQ-Erfassung ebenfalls auf die Netzwerkbuchsen ihren differentiellen Kanälen gestellt. Der Unterschied zu den zuvor getesten analogen Trafosignalen ([[projects:maps21:mess:l4:l4|L4 ☛]]), die wirklich jeden Wert in den erlaubten +/- 1V-Grenzen einnehmen können ist, dass **die eingehenden Signale nicht differentiell, sondern GND-bezogen single ended einlaufen und eigentlich nur digitale Zustände "Puls da/nicht da" haben!**. ==== Rahmenpulse K1-4 ==== ^ ^ **1.** ^ ^ **2.** ^ ^ **3.** ^ ^ **4.** ^ ^ **5.** ^ ^ **6.** ^ ^ **7.** ^ | @#80CCFF: **Zweig((Signalpfadaufteilungen)) zum Trafo:** | @#80CCFF: **von hinten** | @#80CCFF: **>** | @#80CCFF: **vor 50Ω-Abschluss** | @#80CCFF: **>** | @#80CCFF: **am Selektor gewählt** | @#80CCFF: **>** | @#80CCFF: **VOR\\ 1V-Teilung** | @#80CCFF: **>** | @#80CCFF: **Eingang\\ Buffer** | @#80CCFF: **>** | @#80CCFF: **Differentiell@50Ω ** | @#80CCFF: **>** | @#80CCFF: **zur DAQ** | ^ Check: | ✔ | | ✔ | | ✔ | | ✔ | | ✔ | | ✔ | | ✔ | ^ Wo? | SubDback\\ [[projects:maps21:s:subd2:subd2#schaltung_subdback_karte_v2|Plan ☛]] | | BackExtend\\ [[projects:maps21:s:ext2:ext2#schaltung_m21-extend_v2_karte|Plan ☛]] | | SelektorVG-c\\ [[projects:maps21:s:sel:select#schaltplan_selektor|Plan ☛]] | | MDR-IO-V2\\ [[projects:maps21:s:mdr2:mdr2#seite_3_-_signal_links_-_timing_rechts| Blatt3 ☛]] | | MDR-IO-V2\\ [[projects:maps21:s:mdr2:mdr2#seite_3_-_signal_links_-_timing_rechts| Blatt3 ☛]] | | MDR-IO-V2\\ [[projects:maps21:s:mdr2:mdr2#seite_3_-_signal_links_-_timing_rechts| Blatt3 ☛]] | | MDR-IO-V2\\ [[projects:maps21:s:mdr2:mdr2#seite_3_-_signal_links_-_timing_rechts| Blatt3 ☛]] | ^ Name: | Rp[1..8] | | Rp[1..8] | | Rp-[a..h] | | Rp-[a..h] / Rp[1-8] | | R[1..4]((hochomig, untersetzt: ein Signal wird vervielfältigt, z.b. acht Kanäle eines Modules (bis 24 Kanäle Crate) )) | | AB+/AB- | | NW+/NW- | ^ Pegel: | 5V-TTL>50Ω | | 5V-TTL>50Ω | | 5V-TTL>25kΩ\\ ############## | | 5V-TTL>25kΩ\\ ############## | | 1V((runter geteilt 1/5))\\ ############## | | +/- 1V | | +/- 1V\\ ############## | ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ==== Messungen Rahmenpuls ==== | {{:projects:maps21:mess:l5:20240327_094133.jpg?direct&400|Generatorvorgabe}} | ___Ch1___ -\\ ___Ch2___ = __5V TTL@50Ω Single Ended In__\\ ___Ch3___ = Signal+ vom Bufferausgang zur DAQ\\ ___Ch4___ = Signal- vom Bufferausgang zur DAQ\\ ___Ch4___ = +/- Differenzsignal || ^ Eingang 5V (TTL)\\ single ended@50Ω [ 0V/+5V] ^ Kommentar ^ ^ | {{:projects:maps21:mess:l5:tek00131.png?direct&400|Rp-K1}}\\ ############################################################ | OK: :-) | {{:projects:maps21:mess:l5:jumper_auf_selektoren.png?direct&400|Selektor}} | | {{:projects:maps21:mess:l5:tek00132.png?direct&400|Rp-K2}} | OK: :-) | Hinweis: Alle acht Rahmenpulseingänge können auch jeweils einem Trafo zugewiesen werden, es stehen aber nur vier Kanäle zur Aufzeichnung durch die DAQ zur Verfügung. Das sind die ersten vier Eingänge! | | {{:projects:maps21:mess:l5:tek00133.png?direct&400|Rp-K3}} | OK: :-) | Aber: insgesamt stehen im Crate drei Module zur Verfügung, sodass in Summe je 12 Timingsignale zur Aufzeichnung durch die DAQ bereit stehen! | | {{:projects:maps21:mess:l5:tek00134.png?direct&400|Rp-K4}} | OK: :-) | ==== Klemmpulse K1-4 ==== Das Flachbandkabel für den Klemmpuls ist für Modul1 korrekt, ausser am Kanal 4, wo es [[projects:maps21:s:backv2-l:backv2-l#festgestellte_layoutfehler|keinen Durchgang]] gibt! **Für die Prüfung der Klemmpulssignale hier die Klemmpulskette:**\\ ^ ^ **1.** ^ ^ **2.** ^ ^ **3.** ^ ^ **4.** ^ ^ **5.** ^ ^ **6.** ^ ^ **7.** ^ ^ **8.** ^ ^ **9.** ^ ^ **10.** ^ | @#FFFF00: **Zweig((Signalpfadaufteilungen)) zum Trafo :** | @#FFFF00: **von hinten** | @#FFFF00: **>** | @#FFFF00: **vor 50Ω-Abschluss** | @#FFFF00: **>** | @#FFFF00: **am Selektor gewählt** | @#FFFF00: **>** | @#FFFF00: **VOR\\ 1V-Teilung** | @#FFFF00: **>** | @#FFFF00: **Eingang\\ Buffer** | @#FFFF00: **>** | @#FFFF00: **invertiert** | @#FFFF00: **>** | @#FFFF00: **abgekoppelt** | @#FFFF00: **>** | @#FFFF00: **ex.Timg.\\ frei\\ synth.** | @#FFFF00: **>** | @#FFFF00: **ab Pegelwandler** | @#FFFF00: | @#FFFF00: **Zum Trafo** | ^ Check: | @#DDFFDD: ✔ | | @#DDFFDD: ✔ | | @#DDFFDD: ✔ | | @#DDFFDD: ✔ | | ——————→ | | @#DDFFDD: ✔ | | @#DDFFDD: ✔ | | @#DDFFDD: ✔ | | @#DDFFDD: K1-4✔\\ K5-8 ✔ | | @#DDFFDD: K1-4✔\\ K5-8 ✔ | ^ Wo? | SubDback\\ [[projects:maps21:s:subd2:subd2#schaltung_subdback_karte_v2|Plan ☛]] | | BackExtend\\ [[projects:maps21:s:ext2:ext2#schaltung_m21-extend_v2_karte|Plan ☛]] | | SelektorVG-c\\ [[projects:maps21:s:sel:select#schaltplan_selektor|Plan ☛]] | | MDR-IO-V2\\ [[projects:maps21:s:mdr2:mdr2#seite_3_-_signal_links_-_timing_rechts| Blatt3 ☛]] | | MDR-IO-V2\\ [[projects:maps21:s:mdr2:mdr2#seite_3_-_signal_links_-_timing_rechts| Blatt3 ☛]] | | MDR-IO-V2\\ [[projects:maps21:s:mdr2:mdr2#seite_2_klemmoptionen|Blatt2☛]] | | MDR-IO-V2\\ [[projects:maps21:s:mdr2:mdr2#seite_2_klemmoptionen|Blatt2☛]] | | MDR-IO-V2\\ [[projects:maps21:s:mdr2:mdr2#seite_2_klemmoptionen|Blatt2☛]] | | MDR-IO-V2\\ [[projects:maps21:s:mdr2:mdr2#schaltplaene|Blatt1]] | | SubDback\\ [[projects:maps21:s:subd2:subd2#schaltung_subdback_karte_v2| SubDback]] | ^ Name: | Kl[1..8] | | Kp[1..8] | | Kp-[a..h] | | Kp-[a..h] / Kp[1-8] | | ——————→ | | namenlos | | Kabg.[1..8] | | Klf[1..8] | | Kl[1..8] | | Kl[1..8] | ^ Pegel: | 5V-TTL>50Ω | | 5V-TTL>50Ω | | 5V-TTL>25kΩ | | 5V-TTL>25kΩ | \\ {{:projects:maps21:mess:l5:rechtsunten.png?direct|}} | ——————→ | | 5V | | 5V\\ ############## | | 5V\\ ############## | | 12-15V\\ CMOS | | 12-15V\\ CMOS | ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ | @#FFFF66: **Zweig zur DAQ** | | | | | ↓ ^ | | | **Eingang Buffer** | **>** | **Differentiell@50Ω ** | **>** | **zur DAQ** ^ | | | | | | ^ Wo? | | | | | ↓ ^ | | | MDR-IO-V2 | | MDR-IO-V2 | | MDR-IO-V2 ^ | ^ Name: | | | | | ↓ ^ | | | K[1..4]((hochomig, untersetzt: ein Signal wird vervielfältigt, z.b. acht Kanäle eines Modules (bis 24 Kanäle Crate) )) | | AB+/AB- | | NW+/NW- ^ | | | | ^ Pegel: | | | | | ↓ ^ | ############## | | 1V((runter geteilt 1/5)) | @#DDFFDD: ✔ | +/- 1V | @#DDFFDD: ✔ | +/- 1V | @#DDFFDD: ✔ | ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ | @#FFFFBB: **Zweig zum Display** | | | | | zum DisplayContr. ^ | | | | | | | | | | | | | | ^ Wo? | | | | | DisplayContr-V2 ^ | | | | | | | | | ^ Name: | | | | | Kp[1..8] /\\ Klt[1..8] ^ | | | | | | | | | | | | ^ Pegel: | | | | | 5V\\ ############## ^ | | | \\ ############## | | | | | | ==== Messungen Klemmpuls zur DAQ-Aufzeichnung ==== Ein 50 Ω-getriebenes TTL-Signal wird auf der BackExtend-Karte abgeschlossen, hier über den Selektor auf die ersten vier Trafos verteilt und Differentiell +/-1V an den Netzwerkausgang zur DAQ gestellt: | ___Ch1___ -\\ ___Ch2___ = 5V TTL@50Ω\\ ___Ch3___ = Signal+ vom Bufferausgang zur DAQ\\ ___Ch4___ = Signal- vom Bufferausgang zur DAQ |||| ^ Eingang 5V (TTL)\\ single ended@50Ω [ 0V/+5V] ^^^^ | {{:projects:maps21:mess:l5:tek00135.png?direct&200|KL-K1}} | {{:projects:maps21:mess:l5:tek00136.png?direct&200|KL-K2}} | {{:projects:maps21:mess:l5:tek00137.png?direct&200|KL-K3}} | {{:projects:maps21:mess:l5:tek00138.png?direct&200|KL-K4}} | ==== Messungen Klemmpuls ZUM TRAFO an Pin3 ==== Hier werden die invertierten Klemmpulse erfasst. Dazu wird das Bit "Kl-no" am Pfostenbinder zum Displayboard mit 5V ab VG-Pin1b beschickt! Dieses Bit wird gewöhnlich von der DAQ gesetzt, die hier noch nicht angeschlossen ist. | ___Ch1___ = 5V TTL@50Ω für K5-8\\ ___Ch2___ = 5V TTL@50Ω für K1-4\\ ___Ch3___ = Abgang Klemmpuls an Trafo (Pin3-SubDback-V2)\\ ___Ch4___ = - |||| ^ K1 ^ K2 ^ K3 ^ K4 ^ | {{:projects:maps21:mess:l5:tek00139.png?direct&200|Kl1}} | {{:projects:maps21:mess:l5:tek00140.png?direct&200|Kl2}} | {{:projects:maps21:mess:l5:tek00141.png?direct&200|Kl3}} | {{:projects:maps21:mess:l5:tek00142.png?direct&200|Kl4}} | ^ K5 ^ K6 ^ K7 ^ K8 ^ | {{:projects:maps21:mess:l5:tek00144.png?direct&200|Kl6}} | {{:projects:maps21:mess:l5:tek00146.png?direct&200|Kl7}} | {{:projects:maps21:mess:l5:tek00147.png?direct&200|Kl7}} | {{:projects:maps21:mess:l5:tek00148.png?direct&200|Kl8}} | Hier sind zwei Dinge sichtbar: Die Schaltung erzeugt für die Trafos 1-4, 8 die für den Klemmpuls benötigte Inversion des extern vorgegebenen positiven Signales. Weiter sind die für die Trafos nötigen CMOS-Pegel von 12-15 V erzielt. Der Pegelwandler für K4-7 ist nicht vorhanden!\\ **Die relevante Logikgatter sind U49>U34>U51 auf der MDR-IO-V2 Variante U/L im rechten unteren Platineneck zu bestücken!** | @#CCFFCC: **Klemmlogik für zweite Gruppe Trafos U49 > U34 > U51:**\\ {{:projects:maps21:mess:l5:loesung_2.png?direct&200|Lösung 2}} | Klemmlogik für zweite Gruppe Trafos STATT auf Links/Unten nun Rechts/Oben bestücken! | ---- ☚ [[projects:maps21:maps21|MAPS-21-Überblick]] ★