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projects:maps21:mess:l6:l6 [2024/04/05 13:49] carsten [L6: 1ms-Takt korrekt?] |
projects:maps21:mess:l6:l6 [2024/04/06 09:55] carsten [Korrigiertes Timing] |
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====== L6: 1ms-Takt korrekt? ====== | ====== L6: 1ms-Takt korrekt? ====== | ||
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+ | ===== erstes Timing ===== | ||
1ms-Timing: [[projects: | 1ms-Timing: [[projects: | ||
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| @#FFEEEE: **Trotz 10%-Toleranzangabe weichen die Kapazitäten ab und müssen daher noch entsprechend korrigiert werden. Das geschieht am Besten durch rechnerisches Bestimmung der echten Cs gemäß Formel und Adaption durch Anpassung der Widerstände, | | @#FFEEEE: **Trotz 10%-Toleranzangabe weichen die Kapazitäten ab und müssen daher noch entsprechend korrigiert werden. Das geschieht am Besten durch rechnerisches Bestimmung der echten Cs gemäß Formel und Adaption durch Anpassung der Widerstände, | ||
- | | {{: | + | | {{: |
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Aus den Erstbestückungen ergibt sich rechnerisch, | Aus den Erstbestückungen ergibt sich rechnerisch, | ||
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+ | ===== Korrigiertes Timing ===== | ||
T< | T< | ||
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| {{: | | {{: | ||
- | Mit den hier eingestellten RC-Kombinationen erhält man aus der AC-Phase des Steckernetzteiles getriggerte 19,5 µs Zeitintervalle. Darin sind dann dann die Millisekundeintervalle | + | **Mit den hier eingestellten RC-Kombinationen erhält man aus der AC-Phase des Steckernetzteiles getriggerte 19,5 µs Zeitintervalle. Darin sind dann dann die Millisekundenintervalle |
- | Man ließt ab, das das erste 1ms-Takt genau diese Länge hat, aber das zweite | + | Man ließt ab, dass der erste 1ms-Takt genau diese Länge hat, aber das Zweite |
+ | **1.)** | ||
+ | **2.)** Wird während des Entladens der Triggerlevel unterschritten so wird das Flipflop | ||
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+ | **Wenn also die meisten Pulse mit 666 µs nur 2/3 der Solllänge haben, dann muss folglich das Timingintervall um den Faktor 3/2 = 1,5 verlängert werden durch Wahl einer geeigneten Widerstandkombination!** | ||
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